ARM打造全新互連匯流排設計 讓新處理器對應更高數據吞吐量

2016.09.30 02:54PM
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因應全新處理器效能、連網傳輸資料與更高的節電需求,ARM宣布推出全新CoreLink CMN-600 Coherent Mesh Network互連匯流排設計,以及CoreLink DMC-620 Dynamic Memory Controller控制器設計,藉此讓基於ARM架構處理器能以更高頻寬對應更大數據吞吐量,同時降低數據處理延遲率。

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根據ARM說明,第三代CoreLink設計帶來更高效能穩定性與數據處理效率提昇,同時也進一步降低運算耗電,讓運算效能從裝置端到雲端處理的延遲率大幅降低,藉此銜接越來越高的處理器運算效能,以及龐大資料吞吐量。

此次推出的ARM CoreLink CMN-600 Coherent Mesh Network互連匯流排設計,以及CoreLink DMC-620 Dynamic Memory Controller控制器設計,將可讓新款基於ARM架構設計的處理器對應目前市面最高的數據吞吐量規格,同時也能讓裝置端到雲端處理流程的傳輸維持業界最低延遲表現,進而讓整體耗電量減少。

而在設計上,CoreLink CMN-600與CoreLink DMC-620將針對新版Cortex-A系列處理器設計進行優化,並且對應ARMv8-A指令集,並且原生相容ARM AMBA 5 CHI介面,藉此支援1到128組Cortex-A處理器核心 (最高對應32組叢集)的擴充彈性,讓開發廠商可藉此設計各類高效能處理器設計。

新版CoreLink主要優勢包含如下:

  • 對應2.5GHz以上更高時脈頻率,延遲率降低幅度達50%
  • 提升約5倍的資料吞吐量,以及超過1TB/s的持續頻寬
  • 全新Agile System Cache技術提供智慧快取配置功能,提升處理器、加速,以及傳輸介面之間的資料分享能力
  • 支援CCIX開放業界標準,符合互連多重晶片處理器與加速器的連結規範
  • CoreLink DMC-620內含整合式ARM TrustZone安全功能
  • 支援1至8通道的DDR4-3200記憶體與3D堆疊式DRAM記憶體,每組通道最高支援1TB容量
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