Western Digital 計劃性開放全新 RISC-V SweRV Core 原始碼,藉以為內部架構開發與支持 RISC-V 架構生態系統

2018.12.06 02:53PM
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在沉寂一段時間,在邁入物聯網要更蓬勃發展的近日,或許受到不希望架構核心受制於人,也或是想減少架構授權的支出,主打開源的 RISC-V 在業界醞釀出一股新趨勢,而 Western Digital 也在 RISC-V 峰會宣布三項開源技術,其中也包括將 WD 規劃的 RISC-V SweRV Core 原始碼進行,一方面作為 Western Digital 內部架構開發,同時也是為支持日益蓬勃發展的 RISC-V 架構生態做出貢獻。

RISC-V SweRV Core 是由 WD 所規劃的 32 位元 RISC-V 架構,採用雙向超純量/ superscalar 設計,具備 9 階管線,可同時載入並執行多個指令以縮短程式執行時間,並為精簡、循序執行的核心設計,可在 28nm 下達到 1.8GHz 的時脈,並具備 4.9 CoreMarks/Mhz 性能, Western Digital 計畫將這項架構作為固態硬碟與快閃記憶體控制器之用,並希望藉由開源提供給物聯網應用開發導入。

同時 Western Digital 也宣布名為 OmniXtend 技術進行開源,這是一項利用網路結構實現快取連貫性儲存的技術,藉由記憶體導向的系統架構,可貫串多個處理器、機器學習處理器、 GPU 、 FPGA 等進行資料的存取與分享,並以支援未來運算、儲存、記憶體與 I/O 元件連接的進階構造做為目標。

最後是針對 RISC-V 的開發提供開源的 SweRV 指令集模擬器,這套模擬器可提供多種情境測試 RISC-V 執行的穩定性,例如中斷和匯流排錯誤,這套模擬器也是 Western Digital 用以執行超過100億個指令來嚴格模擬與驗證 SweRV Core 的平台,希望藉由將此開源助 RISC-V 開發者能夠驗證與測試其核心設計。

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