電子設計自動化(EDA)大廠新思科技Synopsys宣布與台積電共同合作推動埃米級(Angstrom-Scale)設計，以Synopsys.ai於台積電A16及N2P製程的數位與類比設計流程提供最佳化的效能與快速的類比設計遷移，同時新思科技的EDA開發作業亦與台積電在後續的A14製程進行早期合作。此外新思科技也針對次世代AI晶片的5.5倍光罩尺寸封裝、3D堆疊經歷的高速整合等，展開相關的3Dblox與台積電CoWoS技術協作，並針對如HBM4、1.6T乙太網路、UCIe、PCIe 7.0、UALink等業界通用高頻寬介面提供完整IP解決方案，使各種異質系統單晶片能提供新世代的高頻寬介面。
▲台積電與新思科技緊密合作，涵蓋埃米級製程、3D封裝與介面IP
自埃米級先進製程到3D封裝的緊密合作
新思科技與台積電雙方宣布多項合作，其中包括台積電A16與N2P製程認證的數位與類比流程提供Synopsys.ai提升設計生產力與最佳化，還有因應後續的A14製程的EDA流程進行初步開發；同時也針對台積電甫發表的N3C製程提供工具認證，並以已經上市的N3P設計解決方案為基礎提供突破性的成果。
此外也因應產業高密度3D堆疊需求，已獲得台積電認證的新思科技3DIC Compilier平台進一步支援3Dblox，並提供5.5倍光罩中介層尺寸協助強化台積電CoWoS技術；同時新思科技可在台積電先進製程提供完整且通過矽認證的IP解決方案，協助設計者打造低功耗、高效能的晶片，並把所需功能快速整合到新一代設計。
Synopsys與台積電共同推動埃米級製程進展
在與台積電推動埃米級製程進展方案，除了新思科技的數位級類比流程獲得台積電A16及N2P製程認證外，還取得晶背繞線(backside routing，也是一種背面供電)功能，可進一步發揮台積電A16製程優勢，並改善供電分配及提升設計效能；以圖案架構為基礎的接腳連接方法(Pattern-based pin access methodology)也針對台積電N2P設計，而新思科技Fusion Compiler更透過Fmax引擎結合智慧合法化技術進行強化提升性能。
新思科技的IC Validator簽核實體驗證解決方案、包括設計規則檢查(DRC)與電路布局驗證(LVS)檢查皆獲得台積電A16與N2P認證，同時高容量彈性架構也擴充PERC規則，已更佳的周轉時間處理台積電N2P的ESD(靜電放電)驗證，同時雙方也針對3Dblox標準，為IC Validator 3DIC解決方案進行驗證。
客戶實證案例進一步推動3D多晶粒發展
新思科技3DIC Compilier平台可支援台積電CoWoS封裝技術，實現5.5倍光罩中介層尺寸，並在客戶設計獲得實證，實現對於使用晶圓堆疊(wafer-on-wafer)與晶片晶圓堆疊(chip-on-wafer)先進封裝技術的高效能運算與AI晶片的嚴苛運算效能需求。
同時為了無縫遷徙至2.5D與3D多晶粒設計，3DIC Compilier可支援3Dblox，並為分析驅動的可行性探索、原型設計與布圖規劃提供單一環境，可提供高通量繞線自動化促成超高密度的互連與高生產力，同時整合多物理場分析與簽核解決方案，並整合Ansys公司的模擬技術，實現功耗、繞量與訊號完整性分析。
提供業界最廣泛的介面與基礎IP產品組合降低風險
新思科技強調提供同級最佳的台積電N2、N2P製程用的介面與基礎IP解決方案，同時已獲得多家客戶採用，能以低功耗為先進的高效能運算、邊際與車用晶片帶來極大效能；新思科技與台積電為數千個設計案成功部署新思科技IP後，持續使雙方共同客戶降低整合風險，並實現成功率、效能與面積等嚴苛目標。
新思科技可提供經過矽認證的1.6T 乙太網路、PCIe 7.0、UCIe、HBM4、USB4、DDR5、LPDDR6/5X/5及MIPI等業界最新標準的IP解決方案，以及嵌入式記憶體、邏輯函式庫、IO等，便於降低設計風險，實現一次即成功完成矽晶設計。此外為擴展IP解決方案產品選項，加入基於標準的PCIe與乙太網路IP為骨幹的UALink即超乙太網路IP。此外新思科技通過矽認證的224G PHY IP已經展現包括光學與銅線接線的生態系互通性，為下一代HPC與AI晶片設計提供基礎。
