硬科技:為何遲遲不見市場上的高效能泛用處理器上看10GHz

2018.06.16 12:42PM
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硬科技:為何遲遲不見市場上的高效能泛用處理器上看10GHz

某網站談論到Intel某員工2014年2月在官方部落格的貼文「Why has CPU frequency ceased to grow?」,加上Intel推出時脈突破5GHz的Intel 8086 處理器40週年紀念版Core i7-8086K ,當年Intel與AMD在2003年共同目指的「10GHz時脈」大關,又突然歷歷在目於筆者的腦海。

這些廠商畫出來的大餅,大概是這樣。

  • Intel:90nm製程的Pentium 4「Prescott」和後繼者「Tejas」,目標突破5GHz,而後面的NetBurst衍生微架構「Nehalem」則要直衝10GHz。Intel其決策的背後成因,不外乎原先計畫兵分三路,分而治之,在伺服器市場全力推動IA-64指令集架構的Itanium處理器,個人電腦桌機市場走向超高效能單執行緒路線 (Pentium 4,NetBurst),而在筆電市場則繼續最佳化行之有年並為Intel立下汗馬功勞的P6微架構 (Pentium M,Banias)。

結果Prescott不僅出師不利,由Intel德州Austin團隊 (後來改做Atom) 操刀的Tejas,規格完全失控,晶粒面積足足暴漲到相同製程Prescott的近兩倍,成為壓死NetBurst微架構的最後一根稻草,Intel緊急喊卡,重新調整其x86處理器時程表,不分伺服器、工作站、桌機、筆電,發展路線統一重回以P6為「地基」的老路,直到Sandy Bridge融合了P6與NetBurst部份特色 (減少處理器內部資料流動、利於降低功耗的「分離式實體暫存器型態」非循序執行核心,微指令快取) 為止。

2004年到2006年,拜Intel偉大實驗失敗之所賜,「高時脈」莫名其妙的淪為罪無可逭的滔天大罪,「多核心」才是眾望所歸的絕對王道。被取消的4GHz Pentium 4,更彷彿Intel對自己的重大戰略失策,做出最嚴厲的自懲 (也有可能是公司內部政治鬥爭的副產物)。

 

  • AMD:無獨有偶,剛藉由64位元的K8,而成功奪取重大戰略勝利的Intel最大競爭者,在畫大餅這件事上亦不遑多讓,也同樣喊出「10GHz」的目標。當然,那個「operation」能否代表時脈,或著有其他的解讀 (例如等同於單一處理器核心具備兩個5GHz的整數運算執行緒,怎麼不小心聯想到推土機了),我們不得而知,但「高時脈」的確是AMD當時開發K8後繼微架構的重要考量。只是即使AMD極力拉抬推土機家族的基本時脈,最終也尚未觸及5GHz這個門檻。

然後我們就見證了推土機「工地秀」的失敗,與Zen微架構重返農藥…呃,重返榮耀的故事。

  • IBM:諷刺的是,藍色巨人IBM竟然也「英雄所見略同」的在Power6奔向「Ultra High Frequency」的神秘領域,與其同步發展的大型主機用處理器z10 (原稱為z6),都擁有5GHz等級的高時脈。

接著IBM Power家族就在4GHz和5GHz之間起起浮浮,到了Power9又退回到了4GHz,反倒是大型主機的z系列就穩定的保持在5GHz以上,2012年的zEC12還達成5.5GHz的壯舉,誰說CISC指令集絕對做不到高時脈?

可是,瑞凡,然後呢?就沒有然後了,10GHz的偉大里程碑,仍依舊看似遙不可及。但不知不覺中,過了多年,Intel的Skylake已悄悄越過了當年在Pentium 4沒有「悲願成就」的4GHz。

只要「先講求不傷身體,再講求效果」,功耗和成本控制得宜,記憶體子系統跟的上去,處理器時脈的帳面數字,本來就多多益善,畢竟在很多應用,單執行緒效率依舊舉足輕重。不過高效能泛用處理器的時脈,至今難以出現突破性成長,主要還是基於成本效益和實際效能的考量。

像為了提昇時脈速率,導入倍頻運作區域、多區域電壓規劃、在電路的繞徑設計過程中盡其所能的精密計算每一條訊號傳送路徑、導入嶄新的晶圓材料以提昇通道生成速度,無論在研發和生產都會增加大量的額外開銷,加上CMOS開關只要有切換態就會在中間態流失大量電流、CMOS發熱量與運作時脈成正比,都已經算是有點浪費地球資源的老生常談了。

真正更加關鍵性、就算不計功耗和成本 (這是IBM最有本錢的地方),也難以避免的限制,顯而易見:因縮短每個管線階段的延遲,而激增管線階段,如初代NetBurst的20階 (還不含指令擷取、解碼和生成Trace Cache內容)、Prescott的31階、甚至被腰斬Tejas的「40到50階」,此類超長指令管線,都易於造成更嚴重的分支預測錯誤傷害 (Misprediction Penalty),更罔論預測執行失敗的管線回復成本了。

(我知道會有科科馬上跳出來指摘為何漏寫了「管線階段之間的鎖存電路」,在後面的文章會提到「Wave Pipeline」這重要的概念)

這也是為何Intel AMD的新型x86微架構,其包含分支預測和指令擷取的管線深度,都控制在20階以內,而IBM更是在Power9大幅度縮短管線深度,以求更好的整體效能,雖然付出了降低時脈到4GHz的代價。

總之,這年頭大家都在狂打安全牌,現行以矽晶圓為基礎的高效能泛用處理器,其時脈隨著製程技術與設計工具的進步而緩步提昇,但絕不會有爆炸性的進展,是可以輕易預期的結果。話說回來,擠牙膏擠過頭的Intel,是否為了盡快拉開與AMD的技術差距,又將採取激進策略,重蹈NetBurst覆轍?各位科科可以慢慢等著瞧。科科。

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