硬科技:AMD移除用了17年的整合式記憶體控制器 AMD為何這麼做?

2018.11.14 07:06PM
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「但有件事反倒需要觀望一下:新的7nm製程CPU SoC區塊究竟保留了多少I/O介面?總不可能單晶粒的桌上型7nm Ryzen也要多包顆I/O處理器吧?」

很抱歉,看樣子AMD真的下定決心要包水餃包到底了。

「我們等著看這顆看起來還蠻大顆的I/O處理器,AMD會不會真的塞給Global Foundries生產,機率應該不低。」

舊愛總是最美,AMD的確選擇了經驗證過的成熟製程。

筆者交稿前一篇字數嚴重破表評論後的隔天,Anandtech專訪AMD技術長Mark Papermaster的內容,就直接打臉筆者... 呃,給這2個問題提出肯定的答覆了。對於經歷過那段AMD K8痛電Intel Pentium 4盛世榮景的科科們,當下的心情或多或少會有點五味雜陳吧。

AMD首度在2001年十月的微處理器論壇 (Microprocessor Forum) 披露K8將整合雙通道DDR記憶體控制器,將大家熟悉的多處理器環境從共用同一塊實體記憶體的SMP,走向分散式的CC-NUMA (ACPI的規範也新增相對應的延伸規格,如儲存多處理器拓樸資訊的Static Resource Affinity Table),並大刺刺的「暗示」打從一開始就有原生雙核K8的計畫,日後還變成AMD公開嘲笑Intel在Pentium4末期和Merom時代大玩「雙餡水餃」的相罵本。

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在K8家族的產品陸續問世的那幾年,不只AMD的K8,連IBM的Power5也靠著整合式記憶體控制器,讓整體效能吃了威而剛,把當時所有的高階RISC處理器,包括Intel的旗艦Itanium 2,簡直扁到連媽媽都認不出來的程度。

總之,整合式記憶體控制器的優缺點也很明顯:

優點:

  • 效能:「靠的越近,走得越快」,當多核心CPU漸成主流的當下,總不能繼續讓嗷嗷待哺的處理器去搶劫那杯水車薪的外部系統匯流牌和同一塊實體記憶體吧?
  • 成本:感謝不是定律的摩爾定律,「海納百川」是天底下所有晶片者應善盡的責任,晶片彼此融合的程度越高,理論上打造電腦的整體成本就越低。

缺點:

  • 技術:要將傳統北橋的功能和CPU在相同製程上兜在一起,可不是簡單的工作,更何況還要打造出高品質、高相容性的記憶體控制器,江湖傳言AMD在研發K8時吃了不少苦頭,而Intel聽說也在邁向Nehalem之路上繳了不少學費。
  • 彈性:做在一起後,若要支援新的記憶體規格,就得設計新的處理器並更改腳位,若考量到強化記憶體資料可靠度的相關機制 (如Chipkill),就會更加的複雜棘手。

事隔超過17年,AMD在Zen2做出了重大的策略轉折,講難聽點是「切臘腸」,講好聽點就是「很務實」。

參考文章:

硬科技:AMD 7nm製程CPU、GPU外 科科們更該知道的事

其實光從AMD執行長Lisa Su在 “Next Horizon” 手上展示那顆「九餡水餃」EPYC樣品的照片,就足以察覺事態有異:7nm製程的八核心CPU區塊 (Chiplet) 的晶粒面積,估計僅有60-70mm²,明顯比83.27mm²的Apple A12還要小,但包含雙通道DDR 4記憶體控制器、大量I/O介面與輔助安全處理器的14nm製程Zeppelin卻是213mm²,無論怎麼看,遷出於原本八核Chiplet內的功能單元,絕對不只有I/O (圖中的Server Hub I/O Mux),要不然那顆交由Global Foundries 14nm製程生產的I/O Processor,怎麼會肥到看起來比8顆Chiplet加起來還要大?

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從分配EPYC (Socket SP3) 8通道DDR 4記憶體的角度來看,更是合理,畢竟不太可能8顆CPU Chiplet個別只內建1組記憶體控制器,Infinity Fabric和MDOEFSI快取一致性協定並不是萬能的,這樣光整個記憶體子系統的運作效率就是一大問號。更何況,難道Socket AM4的Ryzen,全部都要為了雙通道DDR 4,包2顆Chiplet強迫十六核組態?(不過很多DIY玩家應該很想看到這一幕)

總之,新的EPYC那顆巨大的I/O Processor,除了USB SATA PCIe以外,裡面肯定塞了8通道DDR 4記憶體控制器,大概也會有87%機率被命名為System Controller Chip吧。

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關於真正的主角7nm CPU,根據現有資訊推測,7nm製程Chiplet就只保留了CCX和Infinity Fabric,然後2個四核CCX (共享8MB L3 Cache) 融合為一,八核CCX共用總容量倍增到32MB的單一L3 Cache,如此一來,1顆六十四核的EPYC就具備最多256MB的巨量L3 Cache,是Intel現行28核Xeon SP 38.5MB的6.6倍。(以上純屬筆者的個人猜測,若不小心命中,請AMD不要吉我,如沒有猜中,也請各位科科不要罵我)

值得注意的是,在過去,從Pentium Pro (CPU + L2 Cache) 一路到嚇死人的IBM Power5 (四顆CPU + 四塊L3 Cache),多晶片封裝是非常昂貴的,這也是罕見於一般消費性產品的主因,但看來現實世界的風向已經變了。

假若AMD維持「單一晶粒疊疊樂」節約研發費用的產品路線,將未來賭在多晶片封裝的良率和成本,後面將會發生哪些有趣的發展?

  • AMD延續「以量取勝」的戰略,首要目標還是雲端資料中心。
  • DDR5的推進時程,可能會比一般電腦玩家預期的還要快,AMD想爭取更多的彈性。
  • AMD勢必要替雙記憶體通道的Socket AM4開發更小更便宜的I/O Processor。
  • Socket AM4的Ryzen「恐怕」會有包兩顆Chiplet和一顆小型I/O Processor的16核產品了。
  • 看著Intel Kaby Lake-G的前車之鑑,各位科科可觀望AMD是否會走火入魔,連APU都這樣搞,大玩Infinity Fabric黏黏樂。

最後,筆者以某位關注AMD這顆I/O Processor相關專利的友人,他對這整件事情的評論,作為這篇字數再度嚴重破表評論的結尾:

「說真的,我覺得Intel這下麻煩真的大了。」

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