科技業「黑色鍊金術」的半導體，不只有晶片設計和晶圓製造，以封裝測試為主的後段製程，更造就了巨大的下游產業。在摩爾定律預期的製程技術演進之外，封裝也是充滿大量高深學問的專業知識領域，一點都不簡單，所以科科們也不要不切實際的期待看完這篇科科文就能徹底了解什麼是晶片封裝，只要能夠記得這些廠商想幹哪些好事就夠了。
從繪圖晶片到x86處理器，AMD近年來大玩多晶片封裝(MCM，Multi-Chip Module)，甚至在Zen 2世代，連「處理器核心(CCD)」和「北橋記憶體I/O控制器(IoD)」都分而治之，也預計未來將引進融合「2.5D」和「3D」封裝堆疊的X3D。此類先進封裝技術，也早已是半導體產業的兵家必爭之地。
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為何需要多晶片封裝？把全部功能都做成同1顆晶片不是最省事嗎？但天底下沒有足以滿足「所有功能」的半導體製程，像數位邏輯、I/O、各式各樣的記憶體、類比/射頻等，特性都大相逕庭，勉強將其「送作堆」，要嘛東西做不出來，要嘛犧牲產品良率，要嘛就是某些功能難以到達最佳化的程度。AMD會將Zen 2分離成幾種不同功能的晶粒，不是沒有原因的。
也因此，從1990年代開始，多晶片封裝類型的產品在市場上屢見不鮮，包含各位科科並不陌生的高效能處理器，透過「分而治之」，讓每個不同功能的IP，都位於最適合自己的製程工藝節點。
像1995年底的Intel Pentium Pro，將0.50µm BiCMOS製程的P6處理器核心，和256kB L2快取記憶體包在一起。
同時期的NexGen(隨後被AMD併購)Nx586-PF，也將0.44µm製程的Nx586和相同製程的Nx587輔助浮點運算器，塞在同1顆封裝。
在2004年的高階伺服器市場，殺遍天下無敵手的IBM Power5，更是將4顆雙核心的Power5處理器和4塊36MB L3快取記憶體，集中成整塊八核心的巨大模組。
關於Intel和AMD，從2005年至今的一長串「雙餡水餃」，就不必浪費篇幅討論了，各位科科都懂。
突破SiP限制的2.5D封裝
以台積電CoWos(Chip-on-Wafer-on-Substrate)的2.5D封裝技術為例，相較於傳統的「2D」SiP(System-in-Package)，最主要的差別，在於2.5D封裝在SiP基板和晶片之間，插入了矽中介層(Silicon Interposer)，並以矽穿孔(TSV，Through-Silicon Via)連接上下的金屬層，克服了的SiP基板(例如多層走線印刷電路板)難以高密度佈線而限制晶片數量的難題。
一大票具備HBM記憶體的高階產品，從AMD Vega20、nVidia A100/P100/V100、Google的第二/第三代TPU、Xilinx的高階FPGA、Intel的NNP-T1000(Spring Crest，已被腰斬)人工智慧訓練處理器、成為Intel人工智慧新歡的Habana Gaudi、Intel的SDN(軟體定義網路)交換晶片Barefoot Tofino 2、和日系高效能運算核心Fujitsu A64FX與NEC SX-Aurora，總計超過60個案例，都是台積電2.5D封裝技術CoWos的座上嘉賓。
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至於台積電的「3D」封裝InFO(Integrated Fan-Out)，因可減少30%的封裝厚度，更是在擊敗Samsung獨家搶下iPhone 7的A10處理器之後(筆者很不幸買到Samsung版A9處理器的iPhone 6s)，一直爽吃Apple訂單的關鍵。
Intel陣營：2.5D的EMIB與3D的Foveros
台積電有2.5D的CoWos和3D的InFO，那Intel當然也有：2.5D的EMIB(Embedded Multi-Die Interconnect Bridge)和3D的Foveros。
EMIB的技術關鍵在於埋藏在封裝基板內、用來連接裸晶的「矽橋 (Silicon Bridge)」，其代表性產品是「黏合」Intel Kaby Lake處理器核心、AMD Vega 20/24繪圖核心和4GB HBM記憶體的Kaby Lake-G，與自家的Stratix X FPGA。
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Foveros則是貨真價實的3D「疊疊樂」，Intel的Lakefield就堆疊了「1大4小核心」的10nm製程(P1274)運算晶片、22nm製程(P1222)系統I/O晶片和PoP(Package-on-Package)封裝的DRAM記憶體。
EMIB + Foveros = Co-EMIB
Intel在2019年7月公佈的Co-EMIB，說穿了就是用EMIB連接多個Foveros封裝，繼續疊床架屋成「整合更多功能」的單一晶片，真是好棒棒。
EMIB概念延伸的ODI
EMIB和Foveros並非毫無缺點，尤其後者雖然可享受到驚人的晶片之間頻寬(畢竟都「面對面」疊在一起了)，但要如何替「頂樓」供電卻是一大挑戰，矽穿孔(TSV)會增加電阻，而提高矽穿孔數量以降低電阻，卻又會增加晶片面積(Intel估計是介於20-70%)。
此外，「疊疊樂」也意味著難以散熱，因為壓在上面的晶片會阻礙熱流傳導的路徑。這也是2.5D和3D之所以會並存的主因，像台積電的InFO，其實也付出了「犧牲部份性能」的代價，不見得適用於高效能產品。
反過來用EMIB把全體晶片「攤平」在同一片矽中介層，固然避免了矽穿孔和散熱問題，但這就失去3D封裝的所有優點，而且更大面積的矽中介層也意謂著更高的成本。
作為EMIB概念延伸的ODI(Omni-Directional Interconnect)即為此而生，可兼備2.5D和3D封裝的應用，以較低的成本和更容易的散熱，實現矽穿孔和EMIB無法達到的性能(每平方公釐1TB/s資料傳輸量，每資料傳輸位元0.1pJ熱量)。有別於只能橫向搭橋的EMIB，ODI四周都有「上下左右均可達」的路由功能，填補了EMIB和Foveros之間的鴻溝，為封裝內眾多小晶片(Chiplet)之間的連接，提供了更好的靈活性。
藉由ODI，「頂樓」晶片可以與其他小晶片水平互連，類似於EMIB，但亦可運用矽穿孔連接底層晶片，近似於Foveros。ODI的垂直通孔比傳統矽穿孔大的多，可降低電阻，並以更少的矽穿孔數量，釋放更多的面積，縮小晶片的尺寸，並得到更高的頻寬、更低的延遲和更強的電力傳輸。
ODI主要有2種應用型式，每種類型還有2種選擇(銅柱或封裝基板凹洞)。
第一種是連結頂部的晶片(ODI Type 1)，這避免了2片晶片的緊密堆疊，不僅利於散熱，兼具了Foveros的高頻寬優勢，並如同EMIB消除了對矽中介層的需求。
乍看之下好像跟EMIB沒什麼差異，但下面這個為了高效能運算，讓處理器直連記憶體的範例，應該就可以讓各位科科比較有感了，然後也可以猜猜看ODI藏到哪裡去了。
假若各位科科腦袋還轉不過來，就把ODI Type 1想像成馬來西亞吉隆坡雙峰塔中間的天橋吧，或著再順便腦補筆者從上面「進行一個無繩高空彈跳的動作」。
第二種(Type 2)應用將ODI完全置於晶片下方，用來連接其他的功能單元，如I/O、記憶體或輔助處理器(請各位科科盡情發揮想像力補完這個失落的環節)。
2種應用架構亦可混搭，帶來更具彈性的多晶片封裝。
用來「推己及人」的下一代AIB：MDIO
長期關心Intel製程與封裝的科科，看到MDIO(Multi-Die I/O)時，可能會當下摸不著頭緒，只好像某位市長一樣的抓抓頭。
事實上，當初Intel在2017年，企圖將EMIB用來連接裸晶的「矽橋 (Silicon Bridge)」，正名為「先進界面匯流排 (AIB，Advanced Interface Bus)」並公開免費授權以「建立產業生態系」。Intel也在2018年將AIB捐贈給美國國防先進研究計劃署(DARPA)，作為作為小晶片的免專利費互連標準。
而MDIO則是AIB的下一代，為EMIB提供標準化的SiP實體層介面，可互連多個Chiplet。針腳的資料傳輸率從2Gbps提高到5.4Gbps，IO電壓從0.9V降低至0.5V，並且號稱「頻寬密度」優於台積電的LIPINCON。但我們也知道，帳面上的技術規格再好是一回事，是否方便讓客戶導入在實際的產品設計，那又是另一回事，這些細節可暗藏了晶圓代工產業的奧秘。
「包水餃大賽」方興未艾
理所當然的，Intel也在過去的公開活動，多次展示了這些先進封裝技術的概念樣品，也許我們很快就會看到Intel和AMD一起競相較量各式各樣的「花式包水餃大賽」。
以上長長一串有字天書和人腦當機產生的亂碼，如果科科們搭配之前的某篇簡報王一同服用，將會更有奇妙的感覺。聽說這篇現在累積的字數，已經超過癮科技專欄標準的2倍了。
但每次一想到目前在地球上仍不存在的18吋晶圓廠和相關生產設備，回憶起在Intel總部瞻仰過的18吋晶圓樣品，看看Intel這兩年遲遲未解的14nm製程產能危機和10nm製程良率問題，再回想十多年前這間公司是如何的義氣風發的擺出「老子夠大可以單獨蠻幹，領導全體半導體業界的技術趨勢」的態度，不拿「幹嘛不快點帶頭衝18吋晶圓搶救產能」這件事出來狠狠的酸一下Intel，真的很對不起過去那位坐在IDF主題演講台下滿臉黑直線的自己。各位科科務必要理解筆者的諄諄苦心啊。
接著，說到AMD的X3D，也差不多該談談謠傳AMD偷偷進行中的EHP(Exascale Heterogeneous Processor)計畫， 據說某2份神秘的專利權透露出不少有趣的蛛絲馬跡，不過還是等筆者裝死夠了再考慮看看吧，科科。
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